eng
Выпуск #8/2007
С.Карпов.
ПЛИС корпорации Actel для портативных систем. Семейство IGLOO/e
ПЛИС корпорации Actel для портативных систем. Семейство IGLOO/e
Просмотры: 2533
Сегодня разработчики портативной аппаратуры все больше нуждаются в программируемых логических схемах (ПЛИС) с чрезвычайно низким энергопотреблением и малыми габаритами, позволяющих быстро и эффективно создавать сложные интеллектуальные системы. Эту задачу успешно решила корпорация Actel, создавшая ПЛИС семейства IGLOO/e, предназначенные для применения, в первую очередь в портативных устройствах.
Архитектура ПЛИС семейства IGLOO/e
Микросхемы семейства IGLOO/e выполнены на основе архитектуры FPGA семейства ProASIC3 с использованием уникальной 0,13-мкм Flash КМОП-технологии с семью слоями металлизации. Рабочее напряжение микросхем семейства составляет 1,2/1,5 В. Flash-технология изготовления системных вентилей делает ненужным применение отдельной энергонезависимой памяти для хранения конфигурации. Поэтому этап загрузки при подаче питания на систему отсутствует. ПЛИС готова к работе непосредственно по включении питания.
Микросхемы семейства имеют до 3·106 системных логических вентилей, интегрированное двухпортовое статическое ОЗУ объемом до 504 Кбит, до шести интегрированных блоков ФАПЧ и до 616 входов/выходов (рис.1).
Основной элемент ПЛИС – логическая ячейка (Versa Tile), которая с помощью системных вентилей может быть сконфигурирована в один из следующих четырех логических элементов:
* один из трехвходовых логических элементов – И, ИЛИ, НЕ, И-НЕ и т.п.;
* трехвходовой регистр-защелку;
* D-триггер со сбросом и установкой;
* D-триггер с разрешением, сбросом и установкой.
ПЛИС IGLOO/e имеет интегрированное СОЗУ, сгруппированное в блоки по 4 Кбит. Каждый блок может быть сконфигурирован либо как двухпортовое ОЗУ, либо как FIFO с организацией 1К×4 бит, 2К×2, 1К×4, 512×9 или 256×18 бит. Блоки можно наращивать для увеличения объема или разрядности данных СОЗУ.
Встроенная энергонезависимая флэш-ПЗУ объемом 1 Кбит разделена на восемь блоков емкостью 128 бит каждый (8×16 бит). Для логической матрицы флэш-ПЗУ доступно только для чтения. Стирание и запись данных каждого блока могут осуществляться индивидуально через последовательный IEE 1532 JTAG порт.
Для программирования флэш-ПЗУ и ядра ПЛИС не требуется отдельный источник питания. Встроенный повышающий стабилизатор напряжения формирует все необходимые для этого значения напряжения.
Интегрированный 128-бит AES-декодер обеспечивает защиту от копирования не только содержимое ПЛИС, но и флэш-ПЗУ. При этом в полной мере сохраняется возможность отладки и верификации проекта.
Блоки ввода/вывода содержат выходной буферный регистр и могут быть сконфигурированы как вход, выход, выход с тремя состояниями или двунаправленный буфер. Они могут работать со многими стандартами ввода/вывода данных, включая дифференциальные – LVTTL, LVCMOS, 3.3В PCI/3.3B PCI-X, LVPECL, LVDS, BLVDS, MLVDS с уровнями сигналов 1,5, 1,8, 2,5 3,3 или 5 В. Реализована поддержка DDR-интерфейса со скоростью передачи данных до 700 Мбит/с. Возможно программирование скорости нарастания сигнала и нагрузочной способности каждого входа/выхода. Блоки разделены на несколько банков с индивидуальными выводами питания, что позволяет работать в системе с несколькими рабочими напряжениями без дополнительных схем согласования уровней.
ПЛИС семейства IGLOO/e имеют гибкую систему управления энергопотреблением, позволяющую в значительной мере экономить заряд батарей.
Режим Flash*Freeze
Flash*Freeze – уникальная технология концерна Actel, позволяющая легко перевести микросхему в режим со сверхнизким потреблением (рис.2). При этом не нужно отключать источник напряжения или генератор тактовой частоты. В этом режиме потребляемая мощность может быть менее 5 мкВт, при этом сохраняются не только данные СОЗУ, но и состояние триггеров логических элементов ПЛИС. В результате после выхода из режима сверхнизкого потребления выполнение алгоритмов работы продолжится. Управление режимом осуществляется через специальный вход FF (Flash*Freeze).
Перевод ПЛИС в режим Flash*Freeze может осуществляться двумя способами. Согласно первому, вход и выход из режима осуществляются непосредственно по сигналу со входа FF (режим Flash*Freeze, тип 1, рис.3). При активном низком уровне FF-входа ПЛИС переходит в режим Flash*Freeze через 1 мкс. Время возврата в активный режим после снятия сигнала FF то же – 1 мкс (рис.4).
Согласно второму способу (режим Flash*Freeze, тип 2), управление режимом Flash*Freeze осуществляется как со входа FF, так и внутрисхемной логикой ПЛИС, используя либо заданную пользователем управляющую логику, либо схему фиксированной задержки (рис.5). Это позволяет при необходимости завершить важные операции прежде, чем ПЛИС перейдет в режим Flash*Freeze. Переход в режим Flash*Freeze, тип 2, происходит только тогда, когда оба сигнала активны – низкий уровень на входе FF и высокий у логической матрицы. Выход в активный режим происходит, как и в режиме Flash*Freeze, тип 1, после снятия сигнала на входе FF (рис.6).
Состояние входов/выходов в режиме Flash*Freeze определяется наличием внутренних подтягивающих резисторов и типом входа/выхода (табл.1). Помимо режима Flash*Freeze, у ПЛИС семейства IGLOO есть еще несколько режимов пониженного энергопотребления: режим холостого хода (Idle), спящий (Sleep) и выключенный (Shutdown). Условия входа и выхода, а также значение потребляемой энергии для всех режимов работы представлены в табл.2.
В активном режиме ПЛИС потребляет мощность от 25 мкВт. Основные характеристики микросхем семейства IGLOO/e приведены в табл.3.
Концерн Actel также выпускает ПЛИС семейства IGLOO/e, адаптированные под микропроцессорные ядра ARM7 и Cortex-M1.
Для применения в портативных устройствах требуются микросхемы не только с малой потребляемой мощностью, но и имеющие малые габариты. Поэтому ПЛИС семейства IGLOO выпускаются в миниатюрных корпусах типа CS размером от 8×8 мм до 5×5 мм, а также в корпусе типа uC81 размером всего 4×4 мм.
Микросхемы семейства IGLOO/e выполнены на основе архитектуры FPGA семейства ProASIC3 с использованием уникальной 0,13-мкм Flash КМОП-технологии с семью слоями металлизации. Рабочее напряжение микросхем семейства составляет 1,2/1,5 В. Flash-технология изготовления системных вентилей делает ненужным применение отдельной энергонезависимой памяти для хранения конфигурации. Поэтому этап загрузки при подаче питания на систему отсутствует. ПЛИС готова к работе непосредственно по включении питания.
Микросхемы семейства имеют до 3·106 системных логических вентилей, интегрированное двухпортовое статическое ОЗУ объемом до 504 Кбит, до шести интегрированных блоков ФАПЧ и до 616 входов/выходов (рис.1).
Основной элемент ПЛИС – логическая ячейка (Versa Tile), которая с помощью системных вентилей может быть сконфигурирована в один из следующих четырех логических элементов:
* один из трехвходовых логических элементов – И, ИЛИ, НЕ, И-НЕ и т.п.;
* трехвходовой регистр-защелку;
* D-триггер со сбросом и установкой;
* D-триггер с разрешением, сбросом и установкой.
ПЛИС IGLOO/e имеет интегрированное СОЗУ, сгруппированное в блоки по 4 Кбит. Каждый блок может быть сконфигурирован либо как двухпортовое ОЗУ, либо как FIFO с организацией 1К×4 бит, 2К×2, 1К×4, 512×9 или 256×18 бит. Блоки можно наращивать для увеличения объема или разрядности данных СОЗУ.
Встроенная энергонезависимая флэш-ПЗУ объемом 1 Кбит разделена на восемь блоков емкостью 128 бит каждый (8×16 бит). Для логической матрицы флэш-ПЗУ доступно только для чтения. Стирание и запись данных каждого блока могут осуществляться индивидуально через последовательный IEE 1532 JTAG порт.
Для программирования флэш-ПЗУ и ядра ПЛИС не требуется отдельный источник питания. Встроенный повышающий стабилизатор напряжения формирует все необходимые для этого значения напряжения.
Интегрированный 128-бит AES-декодер обеспечивает защиту от копирования не только содержимое ПЛИС, но и флэш-ПЗУ. При этом в полной мере сохраняется возможность отладки и верификации проекта.
Блоки ввода/вывода содержат выходной буферный регистр и могут быть сконфигурированы как вход, выход, выход с тремя состояниями или двунаправленный буфер. Они могут работать со многими стандартами ввода/вывода данных, включая дифференциальные – LVTTL, LVCMOS, 3.3В PCI/3.3B PCI-X, LVPECL, LVDS, BLVDS, MLVDS с уровнями сигналов 1,5, 1,8, 2,5 3,3 или 5 В. Реализована поддержка DDR-интерфейса со скоростью передачи данных до 700 Мбит/с. Возможно программирование скорости нарастания сигнала и нагрузочной способности каждого входа/выхода. Блоки разделены на несколько банков с индивидуальными выводами питания, что позволяет работать в системе с несколькими рабочими напряжениями без дополнительных схем согласования уровней.
ПЛИС семейства IGLOO/e имеют гибкую систему управления энергопотреблением, позволяющую в значительной мере экономить заряд батарей.
Режим Flash*Freeze
Flash*Freeze – уникальная технология концерна Actel, позволяющая легко перевести микросхему в режим со сверхнизким потреблением (рис.2). При этом не нужно отключать источник напряжения или генератор тактовой частоты. В этом режиме потребляемая мощность может быть менее 5 мкВт, при этом сохраняются не только данные СОЗУ, но и состояние триггеров логических элементов ПЛИС. В результате после выхода из режима сверхнизкого потребления выполнение алгоритмов работы продолжится. Управление режимом осуществляется через специальный вход FF (Flash*Freeze).
Перевод ПЛИС в режим Flash*Freeze может осуществляться двумя способами. Согласно первому, вход и выход из режима осуществляются непосредственно по сигналу со входа FF (режим Flash*Freeze, тип 1, рис.3). При активном низком уровне FF-входа ПЛИС переходит в режим Flash*Freeze через 1 мкс. Время возврата в активный режим после снятия сигнала FF то же – 1 мкс (рис.4).
Согласно второму способу (режим Flash*Freeze, тип 2), управление режимом Flash*Freeze осуществляется как со входа FF, так и внутрисхемной логикой ПЛИС, используя либо заданную пользователем управляющую логику, либо схему фиксированной задержки (рис.5). Это позволяет при необходимости завершить важные операции прежде, чем ПЛИС перейдет в режим Flash*Freeze. Переход в режим Flash*Freeze, тип 2, происходит только тогда, когда оба сигнала активны – низкий уровень на входе FF и высокий у логической матрицы. Выход в активный режим происходит, как и в режиме Flash*Freeze, тип 1, после снятия сигнала на входе FF (рис.6).
Состояние входов/выходов в режиме Flash*Freeze определяется наличием внутренних подтягивающих резисторов и типом входа/выхода (табл.1). Помимо режима Flash*Freeze, у ПЛИС семейства IGLOO есть еще несколько режимов пониженного энергопотребления: режим холостого хода (Idle), спящий (Sleep) и выключенный (Shutdown). Условия входа и выхода, а также значение потребляемой энергии для всех режимов работы представлены в табл.2.
В активном режиме ПЛИС потребляет мощность от 25 мкВт. Основные характеристики микросхем семейства IGLOO/e приведены в табл.3.
Концерн Actel также выпускает ПЛИС семейства IGLOO/e, адаптированные под микропроцессорные ядра ARM7 и Cortex-M1.
Для применения в портативных устройствах требуются микросхемы не только с малой потребляемой мощностью, но и имеющие малые габариты. Поэтому ПЛИС семейства IGLOO выпускаются в миниатюрных корпусах типа CS размером от 8×8 мм до 5×5 мм, а также в корпусе типа uC81 размером всего 4×4 мм.
Отзывы читателей
