DOI: 10.22184/1992-4178.2020.195.4.70.77
Особенности памяти LPDDR5 и ее поддержка
С. Белоусов , Б. Мёрдок
В начале 2019 года ассоциация по твердотельным технологиям JEDEC выпустила новый стандарт LPDDR5, который должен прийти на смену широко используемому сейчас LPDDR4 / 4X в устройствах с низким энергопотреблением. Новый стандарт обеспечивает большее быстродействие, до 6 400 Мбит / с, одновременно с этим снижая потребление питания.
В статье рассмотрены основные особенности LPDDR5, а также приведены решения, которыми обладает компания Synopsys для построения систем с памятью нового типа.
Пропускная способность памяти – это один из основных параметров, определяющих быстродействие любой электронно-вычислительной системы, начиная от систем искусственного интеллекта и облачных вычислений и заканчивая автомобильной электроникой и Интернетом вещей. Синхронная динамическая память с произвольным доступом и удвоенной скоростью передачи данных (DDR SDRAM) в настоящий момент является фактически единственным типом основной оперативной памяти для вычислительных устройств, которая удовлетворяет нескольким ключевым требованиям, таким как: большая емкость, простота архитектуры, высокое быстродействие и низкая цена. Далее для краткости под DRAM‑памятью понимается DDR SDRAM.
Еще одним преимуществом является то, что такая память выпускается в различных форм-факторах – в виде двухстороннего модуля памяти (Dual In-line Memory Module, DIMM) или дискретного модуля DRAM.
Ассоциация JEDEC выделяет три основных типа DRAM‑памяти на основе областей их применения: стандартная DDR, графическая DDR и мобильная DDR, или DDR с низким энергопотреблением (Low Power DDR, LPDDR) (рис. 1). Последнему типу в настоящее время уделяется огромное внимание в связи с непрерывным развитием рынка портативной и автомобильной электроники, а также концепции Интернета вещей.
По своей сути LPDDR‑память представляет собой массив ячеек хранения, выполненных на базе конденсаторов, аналогичных тем, что используются в DDR стандартного типа. Главной особенностью такого типа памяти является низкое энергопотребление, что является необходимым условием использования ее в мобильных устройствах. Оно обеспечивается наличием дополнительных функциональных возможностей, позволяющих переводить устройство в режим глубокого сна или снижать рабочие частоты, используя функцию динамического масштабирования частоты. Кроме того, небольшая длина межсоединений между контроллером и памятью, а также уменьшенная до 16–32 бит ширина канала по сравнению со стандартной для DDR 64-битной шириной позволяют получить бóльшую пропускную способность канала LPDDR‑памяти, чем у стандартной DDR того же поколения.
В настоящее время в большинстве современных устройств, для которых вопрос энергопотребления является ключевым, применяется LPDDR‑память четвертого поколения – LPDDR4. Она обеспечивает пропускную способность канала до 4 266 Мбит / с при напряжении питания 1,1 В. Существует также модификация LPDDR4X, которая обладает лучшими характеристиками с точки зрения потребляемой мощности за счет снижения напряжения высокого уровня (уровня «1») в сигнальной шине памяти (VDDQ) до 0,6 В при одновременном сохранении основных для LPDDR4 характеристик.
Ключевыми особенностями LPDDR5 является больший объем памяти, увеличенная до 6 400 Мбит / c пропускная способность и новые возможности для уменьшения энергопотребления. Технические характеристики LPDDR5 в сравнении с LPDDR4 / 4X представлены в таблице.
LPDDR5 работает на напряжениях питания ядра 1,05 В и сигнальной шины 0,5 В в режиме с высокой частотой передачи данных и 0,9 и 0,3 В соответственно в режиме с пониженной частотой. Таким образом LPDDR5 поддерживает динамическое переключение питания (Dynamic Voltage Scaling, DVS) как для сигнальной шины, так и для ядра в отличие от LPDDR4X, где такая возможность была только у сигнальной шины.
Помимо указанных выше изменений в технических характеристиках, в LPDDR5 добавлены новая функциональность, повышающая устойчивость памяти к ошибкам при передаче данных, и новые возможности для управления энергосберегающим режимом. Кроме того, принципиально изменена схема синхронизации между контроллером и памятью. Рассмотрим новые возможности, которые доступны в LPDDR5, более подробно.
Эквалайзер с решающей обратной связью первого порядка
Использование эквалайзера с решающей обратной связью (Decision Feedback Equalizer, DFE) позволяет ослабить эффект межсимвольной интерференции, возникающий из-за влияния «хвостов» предыдущих импульсов, которое необходимо компенсировать на стороне приемника [1]. В структуру LPDDR5 входит опциональный эквалайзер с решающей обратной связью первого порядка, обеспечивающий высокую надежность приемника даже в случае работы памяти на предельных частотах 6 400 МГц (рис. 2).
Команда WriteX
В LPDDR5 добавлена специальная команда WriteX, позволяющая произвести запись всей памяти или отдельной ее области константными величинами, например «все нули», без передачи данных по шине DQ, снижая тем самым энергопотребление.
Сигнал коррекции ошибок
Дополнительный сигнал коррекции ошибок (Link Error Correction Code, Link ECC) позволяет автоматически детектировать и исправлять ошибки при передаче данных между памятью и контроллером, вызванные шумом. Данная опция доступна как при записи, так и при чтении памяти в режиме пакетной передачи данных (Burst). При записи контроллером формируется контрольная сумма ECC, которая передается по цепи RDQS (рис. 3а). При чтении контрольную сумму ECC формирует память и передает ее по цепи DMI (рис. 3б).
После приема ECC памятью или контроллером происходит автоматическое вычисление собственной контрольной суммы на основе полученных данных и сравнение с принятым значением ECC. В случае их идентичности данные считаются корректными и они могут быть приняты для хранения или в дальнейшую обработку. В случае если возникла единичная ошибка при передаче, данные автоматически исправляются и только после этого получают статус корректных. Таким образом, функция Link ECC обеспечивает высокую помехоустойчивость канала связи даже на высоких частотах, что особенно важно при использовании LPDDR5 в задачах, связанных с автомобильной электроникой, где предъявляются высокие требования к стабильности работы памяти.
Конфигурируемое количество банков
LPDDR5 DRAM поддерживает динамическое конфигурирование количества используемых банков для установки необходимого числа транзакций чтения или записи в режиме Burst в зависимости от паттернов данных, с которыми предстоит работать. Доступны следующие конфигурации:
Динамическое масштабирование частоты
В памяти LPDDR4 / 4X для шин команд / адреса (C / A) и данных (DQ) была возможность выбора из двух рабочих частот (Frequency Set Points, FSP). В LPDDR5 можно выбирать из трех различных FSP для обеих шин. Это позволяет контроллеру быстро переключаться между разными рабочими режимами в зависимости от выбранного энергопотребления, реализуя тем самым функцию динамического масштабирования частоты (Dynamic Frequency Scaling, DFS). Совместное использование динамического переключения напряжения и масштабирования частоты делает решение, основанное на памяти типа LPDDR5, самым эффективным с точки зрения энергопотребления по сравнению с использованием LPDDR предыдущих поколений.
Новая схема синхронизации
Одним из основных нововведений в LPDDR5 является новая система синхронизации. В предыдущих поколениях памяти LPDDR использовалась единая частота для синхронизации интерфейса между контроллером и памятью. Сигнал CK использовался для определения скорости передачи команд и адреса по шине C / A, что, в свою очередь, ограничивало частоту DQS и пропускную способность шины DQ.
Например, для LPDDR4 частота CK и строб данных DQS работают на максимально возможной частоте 2 133 МГц. Шина C / A, в свою очередь, работает в режиме SDR (Single Data Rate), изменяя свое состояние только по одному активному фронту сигнала CK. Таким образом, максимальная пропускная способность шины C / A составляет 2 133 Мбит / с. Поскольку шина DQ работает по двум фронтам сигнала DQS, ее эффективная пропускная способность составляет 4 266 Мбит / с. Строб данных, в свою очередь, является двунаправленным сигналом и реализован дифференциальной парой (рис. 4а).
В стандарте LPDDR5 вместо строба данных DQS вводится два дифференциальных сигнала: сигнал WCK, формируемый контроллером, который используется как строб записи данных в память, и сигнал RDQS, формируемый памятью, применяемый в качестве строба чтения данных из памяти. Сигнал RDQS генерируется на основе сигнала WCK, полученного от контроллера (рис. 4б). В общем случае сигналы WCK и RDQS являются однонаправленными, однако иногда, например при использовании механизма Link ECC, сигнал RDQS может работать в двунаправленном режиме.
Введение дополнительных сигналов WCK и RDQS, работающих на частоте 3 200 МГц, позволяет снизить частоту традиционного сигнала синхронизации CK до 800 МГц, сохраняя одновременно с этим требуемую пропускную способность канала 6 400 Мбит / с. Кроме того, низкая частота CK позволила перевести режим работы шины C / A с SDR на DDR, обеспечивая ее быстродействие 1 600 Мбит / с, необходимое для LPDDR5, в то время как для LPDDR4, чтобы обеспечить максимальное быстродействие шины C / A 2 133 Мбит / c, требовалась частота CK 2 133 МГц (рис. 5).
Возможно, достичь требуемого быстродействия в 6 400 Мбит / с можно было бы простым удвоением рабочей частоты CK, как было неоднократно сделано прежде, при разработке предыдущих поколений стандартов DDR и LPDRR. Для того чтобы понять, почему было принято решение изменить интерфейс, а не увеличивать частоту CK, следует рассмотреть систему «контроллер – память» отдельно.
В каждом устройстве, работающем с памятью типа DDR / LPDDR, присутствуют контроллер и цифро-аналоговый блок физического уровня (PHY). Контроллер отвечает за формирование необходимых команд, адреса и данных. Блок же физического уровня преобразует их в аналоговый вид для дальнейшей передачи на блок памяти. Контроллер и блок PHY взаимодействуют через специальный интерфейс DFI (DDR PHY Interface) (рис. 6).
Рассмотрим частоты, используемые в такой системе, на примере LPDDR4. Как говорилось выше, сигнал DQS, обеспечивающий требуемое быстродействие 4 266 Мбит / c, должен иметь частоту 2 133 МГц, как и сигнал CK. Это означает, что блок PHY интерфейса LPDDR4 должен также работать на частоте 2 133 МГц. Обычно соотношение частот между контроллером и блоком PHY составляет 1 : 2, то есть на один такт рабочей частоты контроллера приходятся два такта PHY. Этот режим получил название DFI 1 : 2. Таким образом, рабочая частота контроллера в данном случае равна 1 066 МГц.
При простом удвоении частоты LPDDR4 мы в теории могли бы получить пропускную способность шины DQ в 8 532 Мбит / с. Однако требования к частоте контроллера оказались бы невыполнимыми или выполнимыми с большим трудом даже на существующих сегодня проектных нормах. Например, для работы в режиме DFI 1 : 2 потребовалась бы рабочая частота контроллера 2 133 МГц.
Реализованная в LPDDR5 схема синхронизации позволяет снизить рабочую частоту контроллера. В случае если интерфейс работает с максимальным быстродействием 6 400 Мбит / с, данные передаются на частоте в 3 200 МГц. Можно предположить, что, по аналогии с LPDDR4, частота контроллера в данном случае составляет 1 600 МГц, однако это не так. В действительности контроллер работает на частоте CK, которая, как указано выше, составляет 800 МГц, а требуемая пропускная способность достигается за счет использования режима DFI 1 : 4. В случае LPDDR5 этот режим обозначается DFI 1 : 1 : 4, поскольку в системе теперь присутствуют два соотношения рабочих частот: частота контроллера к частоте CK и частота контроллера к частоте WCK (рис. 7).
Применение решения
Synopsys DesignWare LPDDR5 / 4 / 4X для построения систем
с новым типом памяти LPDDR5
Указанные выше возможности памяти LPDDR5 являются естественным продолжением технологии LPDDR, которая присутствует на рынке уже более 10 лет. За это время пропускная способность интерфейса LPDDR выросла в 16 раз – с 400 Мбит / с в модулях LPDDR первого поколения до 6 400 Мбит / с в модулях LPDDR5. Это стало возможным не только за счет непрерывного уменьшения технологических норм ИС и улучшения архитектуры контроллеров памяти и блоков физического уровня PHY, но и за счет тесного сотрудничества между ведущими компаниями – разработчиками микросхем и систем проектирования в рамках ассоциации JEDEC.
Компания Synopsys, будучи не только крупнейшим производителем САПР в индустрии интегральной электроники, но и обладателем обширного портфолио IP‑блоков, предоставляемых сторонним заказчикам, является активным членом ассоциации JEDEC уже более 10 лет, принимая деятельное участие в разработке современных интерфейсов. Наличие собственного маршрута проектирования и сильной команды разработчиков IP‑блоков для различного применения позволило Synopsys занять и удерживать лидирующие позиции на рынке решений, связанных с DDR / LPDDR‑памятью с 2010 года.
В частности, контроллер и блок физического уровня интерфейса LPDDR5 от Synopsys был выпущен на рынок в начале 2019 года, спустя всего месяц после публикации окончательной версии стандарта LPDDR5 ассоциацией JEDEC.
Решение Synopsys DesignWare LPDDR5 / 4 / 4X является последней версией контроллера, оптимизированного для работы в системах с низким энергопотреблением. Структурная схема данного контроллера приведена на рис. 8. Он может работать с блоками PHY DesignWare LPDDR5 / 4 / 4X от компании Synopsys или с блоками физического уровня сторонних поставщиков, которые совместимы со стандартом DFI 5.0. Контроллер поддерживает интерфейс AMBA 4, содержит диспетчер команд и блок детектирования и исправления ошибок, а также полностью соответствует стандарту JEDEC для LPDDR5 [2].
DesignWare LPDDR5 / 4 / 4X PHY – законченное решение от компании Synopsys, представляющее собой набор GDSII‑макроячеек для формирования необходимой конфигурации интерфейсов LPDDR5 / 4 / 4X средствами инструмента DDR PHY compiler и цифровой блок управления и калибровки PUB (PHY Utility Block), содержащий встроенный микропроцессор, отвечающий за выбор оптимальных частотных характеристик канала связи.
Данный блок PHY реализован в 16- и 7-нм базисе, поддерживает интерфейс DFI 5.0, а также обеспечивает пропускную способность до 6 400 Мбит / с, необходимую для интерфейса LPDDR5 (рис. 9) [3].
Совместное использование контроллера DesignWare LPDDR5 / 4 / 4X и блока физического уровня DesignWare LPDDR5 / 4 / 4X PHY позволяет существенно сократить время разработки устройств за счет использования единого инструмента интеграции от компании Synopsys – coreConsultant, а также обеспечивает необходимое быстродействие и энергопотребление всей системы в целом.
Литература
Beyene W. T., Amirkhany A. Controlled Intersymbol Interference Design Techniques of Conventional Interconnect Systems for Data Rates Beyond 20 Gbps // IEEE Transactions on Advanced Packaging. November 2008. Vol. 31. No. 4. PP. 731–740.
LPDDR5 / 4 / 4X Controller IP. DesignWare IP Datasheet.
LPDDR5 / 4 / 4X PHY IP. DesignWare IP Datasheet.
Murdock B. Advantages of LPDDR5: A New Clocking Scheme // Сайт Semiconductor Engineering. 5 сентября 2019 г. – https://semiengineering.com/advantages-of-lpddr5-a-new-clocking-scheme/ .
Sankaranarayanan V. Key Features Designers Should Know About LPDDR5. Synopsys Technical Bulletin.
Sankaranarayanan V. Which DDR SDRAM Memory to Use and When. Synopsys White Paper. 2019.
Synopsys Announces Fastest, Most Power Efficient DDR5 and LPDDR5 IP Solutions. October 24, 2018 // https://news.synopsys.com/2018-10-24-Synopsys-Announces-Fastest-Most-Power-Efficient-DDR5-and-LPDDR5-IP-Solutions.
С. Белоусов , Б. Мёрдок
В начале 2019 года ассоциация по твердотельным технологиям JEDEC выпустила новый стандарт LPDDR5, который должен прийти на смену широко используемому сейчас LPDDR4 / 4X в устройствах с низким энергопотреблением. Новый стандарт обеспечивает большее быстродействие, до 6 400 Мбит / с, одновременно с этим снижая потребление питания.
В статье рассмотрены основные особенности LPDDR5, а также приведены решения, которыми обладает компания Synopsys для построения систем с памятью нового типа.
Пропускная способность памяти – это один из основных параметров, определяющих быстродействие любой электронно-вычислительной системы, начиная от систем искусственного интеллекта и облачных вычислений и заканчивая автомобильной электроникой и Интернетом вещей. Синхронная динамическая память с произвольным доступом и удвоенной скоростью передачи данных (DDR SDRAM) в настоящий момент является фактически единственным типом основной оперативной памяти для вычислительных устройств, которая удовлетворяет нескольким ключевым требованиям, таким как: большая емкость, простота архитектуры, высокое быстродействие и низкая цена. Далее для краткости под DRAM‑памятью понимается DDR SDRAM.
Еще одним преимуществом является то, что такая память выпускается в различных форм-факторах – в виде двухстороннего модуля памяти (Dual In-line Memory Module, DIMM) или дискретного модуля DRAM.
Ассоциация JEDEC выделяет три основных типа DRAM‑памяти на основе областей их применения: стандартная DDR, графическая DDR и мобильная DDR, или DDR с низким энергопотреблением (Low Power DDR, LPDDR) (рис. 1). Последнему типу в настоящее время уделяется огромное внимание в связи с непрерывным развитием рынка портативной и автомобильной электроники, а также концепции Интернета вещей.
По своей сути LPDDR‑память представляет собой массив ячеек хранения, выполненных на базе конденсаторов, аналогичных тем, что используются в DDR стандартного типа. Главной особенностью такого типа памяти является низкое энергопотребление, что является необходимым условием использования ее в мобильных устройствах. Оно обеспечивается наличием дополнительных функциональных возможностей, позволяющих переводить устройство в режим глубокого сна или снижать рабочие частоты, используя функцию динамического масштабирования частоты. Кроме того, небольшая длина межсоединений между контроллером и памятью, а также уменьшенная до 16–32 бит ширина канала по сравнению со стандартной для DDR 64-битной шириной позволяют получить бóльшую пропускную способность канала LPDDR‑памяти, чем у стандартной DDR того же поколения.
В настоящее время в большинстве современных устройств, для которых вопрос энергопотребления является ключевым, применяется LPDDR‑память четвертого поколения – LPDDR4. Она обеспечивает пропускную способность канала до 4 266 Мбит / с при напряжении питания 1,1 В. Существует также модификация LPDDR4X, которая обладает лучшими характеристиками с точки зрения потребляемой мощности за счет снижения напряжения высокого уровня (уровня «1») в сигнальной шине памяти (VDDQ) до 0,6 В при одновременном сохранении основных для LPDDR4 характеристик.
Ключевыми особенностями LPDDR5 является больший объем памяти, увеличенная до 6 400 Мбит / c пропускная способность и новые возможности для уменьшения энергопотребления. Технические характеристики LPDDR5 в сравнении с LPDDR4 / 4X представлены в таблице.
LPDDR5 работает на напряжениях питания ядра 1,05 В и сигнальной шины 0,5 В в режиме с высокой частотой передачи данных и 0,9 и 0,3 В соответственно в режиме с пониженной частотой. Таким образом LPDDR5 поддерживает динамическое переключение питания (Dynamic Voltage Scaling, DVS) как для сигнальной шины, так и для ядра в отличие от LPDDR4X, где такая возможность была только у сигнальной шины.
Помимо указанных выше изменений в технических характеристиках, в LPDDR5 добавлены новая функциональность, повышающая устойчивость памяти к ошибкам при передаче данных, и новые возможности для управления энергосберегающим режимом. Кроме того, принципиально изменена схема синхронизации между контроллером и памятью. Рассмотрим новые возможности, которые доступны в LPDDR5, более подробно.
Эквалайзер с решающей обратной связью первого порядка
Использование эквалайзера с решающей обратной связью (Decision Feedback Equalizer, DFE) позволяет ослабить эффект межсимвольной интерференции, возникающий из-за влияния «хвостов» предыдущих импульсов, которое необходимо компенсировать на стороне приемника [1]. В структуру LPDDR5 входит опциональный эквалайзер с решающей обратной связью первого порядка, обеспечивающий высокую надежность приемника даже в случае работы памяти на предельных частотах 6 400 МГц (рис. 2).
Команда WriteX
В LPDDR5 добавлена специальная команда WriteX, позволяющая произвести запись всей памяти или отдельной ее области константными величинами, например «все нули», без передачи данных по шине DQ, снижая тем самым энергопотребление.
Сигнал коррекции ошибок
Дополнительный сигнал коррекции ошибок (Link Error Correction Code, Link ECC) позволяет автоматически детектировать и исправлять ошибки при передаче данных между памятью и контроллером, вызванные шумом. Данная опция доступна как при записи, так и при чтении памяти в режиме пакетной передачи данных (Burst). При записи контроллером формируется контрольная сумма ECC, которая передается по цепи RDQS (рис. 3а). При чтении контрольную сумму ECC формирует память и передает ее по цепи DMI (рис. 3б).
После приема ECC памятью или контроллером происходит автоматическое вычисление собственной контрольной суммы на основе полученных данных и сравнение с принятым значением ECC. В случае их идентичности данные считаются корректными и они могут быть приняты для хранения или в дальнейшую обработку. В случае если возникла единичная ошибка при передаче, данные автоматически исправляются и только после этого получают статус корректных. Таким образом, функция Link ECC обеспечивает высокую помехоустойчивость канала связи даже на высоких частотах, что особенно важно при использовании LPDDR5 в задачах, связанных с автомобильной электроникой, где предъявляются высокие требования к стабильности работы памяти.
Конфигурируемое количество банков
LPDDR5 DRAM поддерживает динамическое конфигурирование количества используемых банков для установки необходимого числа транзакций чтения или записи в режиме Burst в зависимости от паттернов данных, с которыми предстоит работать. Доступны следующие конфигурации:
- Режим групп банков (Bank-group, BG) – 4 группы по 4 банка в каждой. Данный режим оптимален при работе на скоростях выше 3 200 Мбит / с. Число транзакций в режиме Burst – 16 или 32.
- Режим «8 банков». Данная конфигурация памяти может быть использована для любых скоростей передачи данных. Число транзакций в режиме Burst – 32.
- Режим «16 банков». Применяется для скоростей обмена до 3 200 Мбит / с. Число транзакций в режиме Burst – 16 или 32.
Динамическое масштабирование частоты
В памяти LPDDR4 / 4X для шин команд / адреса (C / A) и данных (DQ) была возможность выбора из двух рабочих частот (Frequency Set Points, FSP). В LPDDR5 можно выбирать из трех различных FSP для обеих шин. Это позволяет контроллеру быстро переключаться между разными рабочими режимами в зависимости от выбранного энергопотребления, реализуя тем самым функцию динамического масштабирования частоты (Dynamic Frequency Scaling, DFS). Совместное использование динамического переключения напряжения и масштабирования частоты делает решение, основанное на памяти типа LPDDR5, самым эффективным с точки зрения энергопотребления по сравнению с использованием LPDDR предыдущих поколений.
Новая схема синхронизации
Одним из основных нововведений в LPDDR5 является новая система синхронизации. В предыдущих поколениях памяти LPDDR использовалась единая частота для синхронизации интерфейса между контроллером и памятью. Сигнал CK использовался для определения скорости передачи команд и адреса по шине C / A, что, в свою очередь, ограничивало частоту DQS и пропускную способность шины DQ.
Например, для LPDDR4 частота CK и строб данных DQS работают на максимально возможной частоте 2 133 МГц. Шина C / A, в свою очередь, работает в режиме SDR (Single Data Rate), изменяя свое состояние только по одному активному фронту сигнала CK. Таким образом, максимальная пропускная способность шины C / A составляет 2 133 Мбит / с. Поскольку шина DQ работает по двум фронтам сигнала DQS, ее эффективная пропускная способность составляет 4 266 Мбит / с. Строб данных, в свою очередь, является двунаправленным сигналом и реализован дифференциальной парой (рис. 4а).
В стандарте LPDDR5 вместо строба данных DQS вводится два дифференциальных сигнала: сигнал WCK, формируемый контроллером, который используется как строб записи данных в память, и сигнал RDQS, формируемый памятью, применяемый в качестве строба чтения данных из памяти. Сигнал RDQS генерируется на основе сигнала WCK, полученного от контроллера (рис. 4б). В общем случае сигналы WCK и RDQS являются однонаправленными, однако иногда, например при использовании механизма Link ECC, сигнал RDQS может работать в двунаправленном режиме.
Введение дополнительных сигналов WCK и RDQS, работающих на частоте 3 200 МГц, позволяет снизить частоту традиционного сигнала синхронизации CK до 800 МГц, сохраняя одновременно с этим требуемую пропускную способность канала 6 400 Мбит / с. Кроме того, низкая частота CK позволила перевести режим работы шины C / A с SDR на DDR, обеспечивая ее быстродействие 1 600 Мбит / с, необходимое для LPDDR5, в то время как для LPDDR4, чтобы обеспечить максимальное быстродействие шины C / A 2 133 Мбит / c, требовалась частота CK 2 133 МГц (рис. 5).
Возможно, достичь требуемого быстродействия в 6 400 Мбит / с можно было бы простым удвоением рабочей частоты CK, как было неоднократно сделано прежде, при разработке предыдущих поколений стандартов DDR и LPDRR. Для того чтобы понять, почему было принято решение изменить интерфейс, а не увеличивать частоту CK, следует рассмотреть систему «контроллер – память» отдельно.
В каждом устройстве, работающем с памятью типа DDR / LPDDR, присутствуют контроллер и цифро-аналоговый блок физического уровня (PHY). Контроллер отвечает за формирование необходимых команд, адреса и данных. Блок же физического уровня преобразует их в аналоговый вид для дальнейшей передачи на блок памяти. Контроллер и блок PHY взаимодействуют через специальный интерфейс DFI (DDR PHY Interface) (рис. 6).
Рассмотрим частоты, используемые в такой системе, на примере LPDDR4. Как говорилось выше, сигнал DQS, обеспечивающий требуемое быстродействие 4 266 Мбит / c, должен иметь частоту 2 133 МГц, как и сигнал CK. Это означает, что блок PHY интерфейса LPDDR4 должен также работать на частоте 2 133 МГц. Обычно соотношение частот между контроллером и блоком PHY составляет 1 : 2, то есть на один такт рабочей частоты контроллера приходятся два такта PHY. Этот режим получил название DFI 1 : 2. Таким образом, рабочая частота контроллера в данном случае равна 1 066 МГц.
При простом удвоении частоты LPDDR4 мы в теории могли бы получить пропускную способность шины DQ в 8 532 Мбит / с. Однако требования к частоте контроллера оказались бы невыполнимыми или выполнимыми с большим трудом даже на существующих сегодня проектных нормах. Например, для работы в режиме DFI 1 : 2 потребовалась бы рабочая частота контроллера 2 133 МГц.
Реализованная в LPDDR5 схема синхронизации позволяет снизить рабочую частоту контроллера. В случае если интерфейс работает с максимальным быстродействием 6 400 Мбит / с, данные передаются на частоте в 3 200 МГц. Можно предположить, что, по аналогии с LPDDR4, частота контроллера в данном случае составляет 1 600 МГц, однако это не так. В действительности контроллер работает на частоте CK, которая, как указано выше, составляет 800 МГц, а требуемая пропускная способность достигается за счет использования режима DFI 1 : 4. В случае LPDDR5 этот режим обозначается DFI 1 : 1 : 4, поскольку в системе теперь присутствуют два соотношения рабочих частот: частота контроллера к частоте CK и частота контроллера к частоте WCK (рис. 7).
Применение решения
Synopsys DesignWare LPDDR5 / 4 / 4X для построения систем
с новым типом памяти LPDDR5
Указанные выше возможности памяти LPDDR5 являются естественным продолжением технологии LPDDR, которая присутствует на рынке уже более 10 лет. За это время пропускная способность интерфейса LPDDR выросла в 16 раз – с 400 Мбит / с в модулях LPDDR первого поколения до 6 400 Мбит / с в модулях LPDDR5. Это стало возможным не только за счет непрерывного уменьшения технологических норм ИС и улучшения архитектуры контроллеров памяти и блоков физического уровня PHY, но и за счет тесного сотрудничества между ведущими компаниями – разработчиками микросхем и систем проектирования в рамках ассоциации JEDEC.
Компания Synopsys, будучи не только крупнейшим производителем САПР в индустрии интегральной электроники, но и обладателем обширного портфолио IP‑блоков, предоставляемых сторонним заказчикам, является активным членом ассоциации JEDEC уже более 10 лет, принимая деятельное участие в разработке современных интерфейсов. Наличие собственного маршрута проектирования и сильной команды разработчиков IP‑блоков для различного применения позволило Synopsys занять и удерживать лидирующие позиции на рынке решений, связанных с DDR / LPDDR‑памятью с 2010 года.
В частности, контроллер и блок физического уровня интерфейса LPDDR5 от Synopsys был выпущен на рынок в начале 2019 года, спустя всего месяц после публикации окончательной версии стандарта LPDDR5 ассоциацией JEDEC.
Решение Synopsys DesignWare LPDDR5 / 4 / 4X является последней версией контроллера, оптимизированного для работы в системах с низким энергопотреблением. Структурная схема данного контроллера приведена на рис. 8. Он может работать с блоками PHY DesignWare LPDDR5 / 4 / 4X от компании Synopsys или с блоками физического уровня сторонних поставщиков, которые совместимы со стандартом DFI 5.0. Контроллер поддерживает интерфейс AMBA 4, содержит диспетчер команд и блок детектирования и исправления ошибок, а также полностью соответствует стандарту JEDEC для LPDDR5 [2].
DesignWare LPDDR5 / 4 / 4X PHY – законченное решение от компании Synopsys, представляющее собой набор GDSII‑макроячеек для формирования необходимой конфигурации интерфейсов LPDDR5 / 4 / 4X средствами инструмента DDR PHY compiler и цифровой блок управления и калибровки PUB (PHY Utility Block), содержащий встроенный микропроцессор, отвечающий за выбор оптимальных частотных характеристик канала связи.
Данный блок PHY реализован в 16- и 7-нм базисе, поддерживает интерфейс DFI 5.0, а также обеспечивает пропускную способность до 6 400 Мбит / с, необходимую для интерфейса LPDDR5 (рис. 9) [3].
Совместное использование контроллера DesignWare LPDDR5 / 4 / 4X и блока физического уровня DesignWare LPDDR5 / 4 / 4X PHY позволяет существенно сократить время разработки устройств за счет использования единого инструмента интеграции от компании Synopsys – coreConsultant, а также обеспечивает необходимое быстродействие и энергопотребление всей системы в целом.
Литература
Beyene W. T., Amirkhany A. Controlled Intersymbol Interference Design Techniques of Conventional Interconnect Systems for Data Rates Beyond 20 Gbps // IEEE Transactions on Advanced Packaging. November 2008. Vol. 31. No. 4. PP. 731–740.
LPDDR5 / 4 / 4X Controller IP. DesignWare IP Datasheet.
LPDDR5 / 4 / 4X PHY IP. DesignWare IP Datasheet.
Murdock B. Advantages of LPDDR5: A New Clocking Scheme // Сайт Semiconductor Engineering. 5 сентября 2019 г. – https://semiengineering.com/advantages-of-lpddr5-a-new-clocking-scheme/ .
Sankaranarayanan V. Key Features Designers Should Know About LPDDR5. Synopsys Technical Bulletin.
Sankaranarayanan V. Which DDR SDRAM Memory to Use and When. Synopsys White Paper. 2019.
Synopsys Announces Fastest, Most Power Efficient DDR5 and LPDDR5 IP Solutions. October 24, 2018 // https://news.synopsys.com/2018-10-24-Synopsys-Announces-Fastest-Most-Power-Efficient-DDR5-and-LPDDR5-IP-Solutions.
Отзывы читателей