Электроника НТБ #9/2024
А.В. Строгонов, А. Винокуров, А.И. Строгонов
ПРИМЕР РЕАЛИЗАЦИИ ОДНОТАКТНОГО ПРОЦЕССОРНОГО ЯДРА RISC-V В САПР ALTERA QUARTUS II
DOI: 10.22184/1992-4178.2024.240.9.70.79 Одним из направлений работ в области создания проектов на базе архитектуры RISC-V является отработка прототипов процессоров на платформе ПЛИС. В статье рассмотрен пример реализации однотактного процессорного ядра RISC-V в базисе ПЛИС Cyclone V с применением САПР Altera Quartus II.
Электроника НТБ #5/2017
А.Строгонов, П.Городков
Реализация VERILOG-проектов в базисе заказных БИС и ПЛИС с использованием инструмента синтеза Yosys
Инструмент синтеза Yosys (Yosys Open SYnthesis Suite) широко используется при проектировании заказных БИС и ПЛИС в университетских центрах. Этот программный пакет с открытым исходным кодом обрабатывает практически любой проект на языке Verilog-2005, преобразуя его в форматы BLIF, EDIF, BTOR, SMT-LIB и др. Рассмотрены особенности применения Yosys при реализации Verilog-проектов в базисе заказных БИС и ПЛИС. УДК 621.3.049 ВАК 05.27.00 DOI: 10.22184/1992-4178.2017.165.5.98.109